完成叠层和阻抗参数计算之后，布线实施环节的设计细节，会直接决定多层板实物阻抗是否满足技术要求。很多工程师拿到工厂反馈，线宽完全按照计算值绘制，TDR 测试阻抗依然超差。问题往往不在于线宽数值，而是布线过程破坏传输线环境：跨分割参考平面、差分对内耦合距离变化、阻抗线旁边大铜箔干扰、过孔带来阻抗不连续。本篇针对布线环节，梳理多层板单端阻抗、差分阻抗的实操技术要求，规避常见设计陷阱。

一、单端阻抗信号线布线核心约束

单端 50Ω 阻抗广泛用于 DDR 数据地址时钟线路。首先，阻抗走线全程参考平面必须完整，禁止穿过地平面开槽、分割缝隙。一旦走线跨过分割槽，信号回流被迫绕远路，传输结构改变，阻抗产生跳变，引发信号反射。其次，阻抗走线周围，和相邻铜箔、铺铜保持安全距离，不能让大面积铜箔距离阻抗线过近，否则额外耦合电容改变传输线阻抗。一般要求阻抗线路距离旁边铺铜≥3 倍走线宽度。阻抗线宽度中途不要随意切换，不能一段宽一段窄，线宽突变位置阻抗会发生不连续。如果必须换层，要使用成对过孔，同时保证换层之后，新层依然拥有完整参考平面。另外，阻抗线路尽量减少分支 T 型节点，T 分支会形成阻抗不连续点，高速信号应当规避分支拓扑。

二、多层板差分阻抗布线关键技术要求

差分阻抗不等于两条 50Ω 单端简单相加，差分阻抗受单线阻抗和两条走线之间耦合程度共同控制。差分阻抗技术要求，包含差分阻抗目标值，同时对内两条走线的单端阻抗也要控制。很多工程师只关心差分阻抗数值，忽略两条线单端一致性，对内阻抗失衡会产生共模噪声，EMI 测试容易失败。差分对内两条走线，必须保持恒定耦合间距，不能局部忽宽忽窄。转弯优先采用 45° 角，不建议锐角直角转弯；不要局部拉大或者压缩差分对内间距。差分对尽量全程同层走线，不要中途切换不同信号层。如果必须换层，两条信号线同步打孔，过孔参数完全一致，保证两条路径环境对称。差分对下方参考平面不能分割，差分信号同样不能跨越平面分割槽。差分对内的长度匹配，是和阻抗并行的技术指标，对内偏差要控制在规范以内。需要注意，蛇形补偿部分，不能改变差分对内耦合间距，部分工程师做等长时把蛇形部分拉开间距，造成局部差分阻抗漂移。

三、过孔对多层板阻抗的破坏以及设计约束

多层板大量使用通孔、盲埋孔，过孔焊盘、反焊盘会改变局部传输结构，带来阻抗凹陷，也就是阻抗不连续点。过孔是多层板阻抗失控高频风险点。过孔焊盘尺寸偏大，反焊盘开孔不足，会造成局部阻抗下降；反焊盘开得过大，阻抗又会抬高。高速阻抗信号线，过孔焊盘、反焊盘尺寸要进行阻抗仿真评估。差分信号过孔，两个过孔的反焊盘要保持对称，避免两条线路阻抗差异。当信号速率很高，过孔 stub 残桩会恶化信号质量，需要采用背钻工艺消除残桩，背钻同样要写进阻抗配套技术要求。阻抗走线进入 BGA 扇出区域，扇出过孔反焊盘不能破坏参考平面完整性。

四、阻抗走线与器件焊盘连接位置阻抗管控

器件焊盘尺寸大于阻抗走线线宽，焊盘位置等效容性负载，阻抗出现跌落。在多层板设计中，阻抗线路接入 IC 焊盘，不要直接突然放大到焊盘宽度，条件允许可做渐变过渡处理。BGA 扇出区域，从焊盘引出的短扇出线段，阻抗会偏离标称值，需要控制扇出长度，把阻抗不连续段压缩到最短。多层板 HDI 结构，盘中孔同样会带来局部阻抗畸变，高速阻抗信号谨慎使用盘中孔。很多工程师只关注长距离主干走线阻抗，忽视器件焊盘、扇出、过孔局部阻抗畸变，虽然主干线路阻抗达标，但是局部阻抗突变造成系统误码。

五、阻抗布线 DFM 自查清单

投板前完成阻抗布线自查：阻抗信号线没有跨越参考平面分割；阻抗走线没有随意切换线宽；差分对内间距全程保持不变；差分对尽量同层，换层过孔成对对称；阻抗线路与周边铺铜隔离足够；过孔反焊盘尺寸合理；蛇形等长不破坏差分耦合；BGA 扇出阻抗不连续段尽量缩短。同时，输出文件时，不要修改已经确认好的阻抗线宽参数。

多层板阻抗是系统工程，不只是设置线宽，布线环境、参考平面、过孔、焊盘都会影响最终阻抗表现，严格执行布线技术规范，才能让实物阻抗符合指标。